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Cadence与台积电合作开发10纳米FinFET工艺

发布时间:2014-12-26 点击数:1938

出自:中国电子报、电子信息产业网

   Cadence宣布,其数字和定制/模拟分析工具已通过台积电公司16FF+制程的V0.9设计参考手册(Design Rule Manual,DRM) 与SPICE认证,相比于原16纳米FinFET制程,可以使系统和芯片公司通过此新工艺在同等功耗下获得15%的速度提升、或者在同等速度下省电30%。目前16FF+ V1.0认证正在进行中,计划于2014年11月实现。Cadence也和台积电合作实施了16FF+ 制程定制设计参考流程的多处改进。此外,Cadence也在与TSMC台积电合作10纳米FinFET制程,Cadence的技术已经为支持早期投入10纳米的定制设计做好准备。

  Cadence定制/模拟和数字设计实现和签收工具已获得台积电验证,客户通过高性能的参考设计流程能实现最快速的设计收敛。通过16FF+认证的Cadence工具包括:Encounter数字设计实现系统(Digital Implementation System)、Tempus时序Signoff解决方案、Voltus IC电源完整性解决方案、Quantus寄生参数提取解决方案 (Quantus QRC Extraction Solution)、Virtuoso 定制设计平台、Spectre仿真平台、物理验证系统、Litho 物理分析仪和CMP预报器。

  CDRF的优化内容包括一个整合进Virtuoso 模拟设计环境GXL的台积电专用应用程序编程接口(API),能加快统计仿真流程,一种利用模块生成器(ModGen)技术的新的设计方法学,用来设计FinFET器件阵列,以避免密度梯度的影响,同时更引入电气预知设计(EAD)平台在设计实现过程中实时地提取和分析寄生效应和电迁移(EM)错误。流程中使用到的Cadence工具包括Virtuoso定制设计平台、集成的在线物理验证系统、物理验证签收系统、Quantus寄生参数提取方案、Spectre仿真平台、Voltus-Fi定制电源完整性解决方案和Litho电子分析工具。

  Cadence在今天也宣布了针对台积电16纳米FinFET+的一系列IP,如需了解更多相关信息,请点击Click here

  台积电设计基础架构市场部高级总监李硕表示:“我们和Cadence密切合作认证工具,让客户受益于台积电16纳米FinFET+制程的高性能和低功耗。我们的设计工具和制造工艺都经过了测试,以确保他们能无缝的协同工作,让客户能够实现减少迭代和提升可预测性。除此之外,我们还在积极地和Cadence合作10纳米FinFET制程,我们双方的联合流程已经为早期的定制设计做好了准备。”

  Cadence资深副总裁兼首席策略官徐季平博士表示:“创新是我们公司秉承的核心精神,也是我们持续投资与合作伙伴台积电共同开发16纳米和10纳米FinFET技术的主要原因,台积电和Cadence紧密合作力求突破,让我们的客户始终站在芯片技术的最前沿。全球最新移动设备的供应商早已受益于16纳米FinFET+设计流程,进而准备采用10纳米FinFET技术,以克服设计的复杂度、加快上市时间。”