Cadence推出16纳米FinFET+的IP组合

出自：中国电子报、电子信息产业网

 Cadence宣布为台积电16纳米FinFET+制程推出一系列IP组合。Cadence所提供的丰富IP组合能使系统和芯片公司在16纳米FF+的先进制程上相比于16纳米FF工艺，获得同等功耗下15%的速度提升或者同等速度下节约30%的功耗。

    目前在开发16FF+工艺的过程中，Cadence的IP产品组合包括了在开发先进制程系统单芯片中所需的多种高速协议，其中包括关键的内存、存储和高速互联标准。IP将在2014年第四季度初通过测试芯片测试。针对16纳米FinFET+制程的数字实现、签收和定制/模拟设计工具已获得台积电认证。16纳米FinFET+制程对于下一代单芯片设计至关重要，它们平衡了设计中性能、功耗和面积的难题。 （陈炳欣）